Add chip enable correctness for CellularRAM.

Add support for CellularRAM on Nexys2.

DCache: Rename more internal wires.

system: Correct routing regressions from renames.

RegFile: I/O rename

DCache: I/O rename

Memory: Input renaming pass.

Execute: Pass 1 repiping finished.

tests/Makefile: Build without THUMB support.  This fixes the 'regression'...

Global: More re-piping, and a bugfix for a bug recently introduced.  (Regressions stil exist.)

tests/Makefile: Build the testbench by default with the tests.

Issue: AUTORESET.

Issue: Fix pipe names.

Regfile: Rename signals for correct pipe stages.

ICache: Change cache_data to block RAM (yay!).

ICache, Fetch: Re-pipe things such that the icache now has a one-cycle latency.  It hasn't been internally rerouted yet to take advantage of this; that comes next.

xst/Console: Change divisors.

Fetch, ICache: Autoize ICache/Fetch interface, and rename with more stylish names.

Makefile: Add 'auto' target to verilog-modeify.

build system: Produce a top level makefile that invokes Verilator, so that I don't have to remember how each time.

Testbench: use 'urxvt', not 'rxvt'.

Console: Put the core in its own clock domain.

Makefile: No longer need symlinked files.

Add testbench padded hex.

xst: Add synthesis files (part 1).

testbench: Add a putc(getc()) loop.

Terminal: Fix to have non-blocking assigns in flop blocks.

Memory: Add work-around for Xilinx bug in MULT.

DCache: Clear out a rw_wait reference in a $display that caused Verilator to throw a UNOPTFLAT. Now we have no more UNOPTFLAT! Yay!

Fetch: Rewrite for the 317235784th time, this time based off a block diagram on paper and solid principles that do not involve combinatorial loops. -.-

Memory: Fix bug in which swp_oldval does not get latched (oops!).  Make align_rddata not a latch.

Memory: Do not progress LSM state machine if rw_wait.

Memory: Fix multisource for offset.

Memory: Clean up some sadness with wr_data where no data would ever get wr'ed on STM.

Memory: Fix up latch logic for LDM/STM.

Memory: Only make the final latch for prev_reg and regs be gated on rw_wait.

Memory: Split out bus address and data control logic.  Split out LDM/STM register control logic.

Memory: Move offset, addr, and raddr to address generation block.

Memory: Move all bus control logic to its own always block.

Memory: Move coprocessor and register outputs to their own always blocks.

Memory: Move all state machine code out to its own always block.

Memory: Remove magic numbers from state machines.

Issue, system, RegFile: First pass at adding resets.

tests/Makefile: Add a target to pad binaries for Xilinx tools.

Memory: Fix up a constant that was typoed and malformed.

DCache, ICache: Make cache_data a 1-D array to enable better synthesizability on Xilinx.

System, Terminal: Provide real-world outputs on non-Verilator to avoid optimizing the whole system to nothing.

Fetch: Fix async reset to actually not do it wrong.

Issue: Use wires, since again XST can't always @(cpsr_inflight).

RegFile: Move to assigns, since XST can't always @(regfile).

DCache, ICache: Move curdata out to its own wire for synthesis.  Fix up a blocking assign that should be a nonblocking assign.

BigBlockRAM: Remove excess F.

Execute: Split things out into their own always blocks there, too.

Decode: De-UNOPTFLAT it.

Add a BigBlockRAM that's 8MB (and obviously not very synthesizable).  Make system use it on verilator.

tests/*.hex: Update hex files.

Add a .gitattributes file to force hex files to be binary-like.

tests/miniblarg: Make the ROM easier to read.

Terminal: Add support for reading characters.

Memory: Add STRB support, en manera de A.

tests/u-boot.hex: Add initial hex file.

Execute: Fix carry flag on subtraction operations.

Issue: Fix case in which lr is read in the instruction immediately after a bl; now flushes no longer clear inflight registers (which makes this a superset of the correct behavior), and now def_regs, well, defines regs.  This fixed the miniblarg -O1 bug.

tests/testbench: Commit new .hex file built with -O3 (2fast2furious).

Execute: Branches allow somebody else to take precedence by not branching if outstall is asserted.  outstall must be low for at least one clock cycle, so the branch is guaranteed to eventually happen if it is in fact legitimate and not shot down.

Fetch: Allow new queued jumps to take precedence over old queued jumps (i.e., ldm followed by bl; the bl happens first, but the ldm is what we really want in the end)

system, Writeback, Memory, Execute: Only update the CPSR when an update is specified (and expected by Issue).

DCache/ICache: reg i -> integer i

Issue: Fix use_regs for LDRSTR when not acting on an immediate value.

Memory: Fix the case where a LDM/LDR/LDRH/STM/STR/STRH would not get rejected if stall was asserted because of a wait.

Memory: Add one more state to lsr/lsrh/lsm to force the writeback to be committed.  This is kind of a gross hack, but it can be fixed later with a 'busy' flag that gets set in the middle of a multi-cycle instruction that would get checked by the delayedflush logic.  Also, make sure that we do not progress past the first stage if a flush is requested while we're on the first stage, as would happen if we had an ldr right after a ldr pc, ...

Memory: Fix bug in which multiplies would cause a HDATA access.  Fix bug in which LDRSTR would always do a regfile write, trashing a register on a STR instruction. (!)

tests/testbench: Add miniblarg.  Put ldm_bonehead in a place where it will not get owned by -O3.

tests/Makefile: Add CFLAGS for LOL2FAST2FURIOUS.

Memory: Change offset latch in LDM so that there is no flutter if DCache cannot get the bus or tries to write to an address that has latency.

tests/testbench: Update output formatting for testbench.

DCache/ICache: Invalidate while filling, so if the fill is aborted, then at least we do not return bad data later.  8 hour debug session; 1 line fix.

tests/testbench: Allow compilation on x86.

DCache: Be more verbose about fills.

BlockRAM: Write before read so that reads the next cycle return the right answer.

Execute: fix rdiff

Memory: Add delayed flush.  Make outbubble correct by moving it to the end (sadface).  Correct behavior in ldmstm if it has to rw_wait.  Make ldmstm more verbose.

Execute: Fix outbubble on multiplier so that it remembers to flush, fixing ldm_bonehead test.

Execute: Add delayed flush logic.

ICache and DCache: Do not accept fill data if the bus_ready is actually intended for someone *else*.

Issue: Add logic to defer a flush if need be (i.e., we're stalled at the time and hence not allowed to change any other state).

tests/costas: respin .hex

tests: Add the new testbench.

anulib: move the stack ALL the way up

Fetch: Also queue up a jump if we are stalled.

DCache: Change verbosity.

system: Swap ICache and DCache in arbiter order.

anulib: Move the stack up.

Costas: Remove while(1) and allow proper returns.

Memory: Instrument LDMSTM.  Do not write back if writeback not requested.  Comment some magic bits.  Fix swapped cur_reg conditional.  Add pc save.

DCache: Add instrumentation.

Memory: Fix FSM for LDR/STR.  Fix pre/post increment to be, uh, pre/post increment, not post/pre increment.

Decode: Fix conditional for immediate mode.

system: Fix message printed by DECODE debug line to have a zero base for op numbers.

Enable part 2 of the Costas test program.