tests/miniblarg: Make the ROM easier to read.

Terminal: Add support for reading characters.

Memory: Add STRB support, en manera de A.

tests/u-boot.hex: Add initial hex file.

Execute: Fix carry flag on subtraction operations.

Issue: Fix case in which lr is read in the instruction immediately after a bl; now flushes no longer clear inflight registers (which makes this a superset of the correct behavior), and now def_regs, well, defines regs.  This fixed the miniblarg -O1 bug.

tests/testbench: Commit new .hex file built with -O3 (2fast2furious).

Execute: Branches allow somebody else to take precedence by not branching if outstall is asserted.  outstall must be low for at least one clock cycle, so the branch is guaranteed to eventually happen if it is in fact legitimate and not shot down.

Fetch: Allow new queued jumps to take precedence over old queued jumps (i.e., ldm followed by bl; the bl happens first, but the ldm is what we really want in the end)

system, Writeback, Memory, Execute: Only update the CPSR when an update is specified (and expected by Issue).

DCache/ICache: reg i -> integer i

Issue: Fix use_regs for LDRSTR when not acting on an immediate value.

Memory: Fix the case where a LDM/LDR/LDRH/STM/STR/STRH would not get rejected if stall was asserted because of a wait.

Memory: Add one more state to lsr/lsrh/lsm to force the writeback to be committed.  This is kind of a gross hack, but it can be fixed later with a 'busy' flag that gets set in the middle of a multi-cycle instruction that would get checked by the delayedflush logic.  Also, make sure that we do not progress past the first stage if a flush is requested while we're on the first stage, as would happen if we had an ldr right after a ldr pc, ...

Memory: Fix bug in which multiplies would cause a HDATA access.  Fix bug in which LDRSTR would always do a regfile write, trashing a register on a STR instruction. (!)

tests/testbench: Add miniblarg.  Put ldm_bonehead in a place where it will not get owned by -O3.

tests/Makefile: Add CFLAGS for LOL2FAST2FURIOUS.

Memory: Change offset latch in LDM so that there is no flutter if DCache cannot get the bus or tries to write to an address that has latency.

tests/testbench: Update output formatting for testbench.

DCache/ICache: Invalidate while filling, so if the fill is aborted, then at least we do not return bad data later.  8 hour debug session; 1 line fix.

tests/testbench: Allow compilation on x86.

DCache: Be more verbose about fills.

BlockRAM: Write before read so that reads the next cycle return the right answer.

Execute: fix rdiff

Memory: Add delayed flush.  Make outbubble correct by moving it to the end (sadface).  Correct behavior in ldmstm if it has to rw_wait.  Make ldmstm more verbose.

Execute: Fix outbubble on multiplier so that it remembers to flush, fixing ldm_bonehead test.

Execute: Add delayed flush logic.

ICache and DCache: Do not accept fill data if the bus_ready is actually intended for someone *else*.

Issue: Add logic to defer a flush if need be (i.e., we're stalled at the time and hence not allowed to change any other state).

tests/costas: respin .hex

tests: Add the new testbench.

anulib: move the stack ALL the way up

Fetch: Also queue up a jump if we are stalled.

DCache: Change verbosity.

system: Swap ICache and DCache in arbiter order.

anulib: Move the stack up.

Costas: Remove while(1) and allow proper returns.

Memory: Instrument LDMSTM.  Do not write back if writeback not requested.  Comment some magic bits.  Fix swapped cur_reg conditional.  Add pc save.

DCache: Add instrumentation.

Memory: Fix FSM for LDR/STR.  Fix pre/post increment to be, uh, pre/post increment, not post/pre increment.

Decode: Fix conditional for immediate mode.

system: Fix message printed by DECODE debug line to have a zero base for op numbers.

Enable part 2 of the Costas test program.

Add tests directory.

DCache, ICache: Reset fill circuitry if a request is aborted while filling.

Fetch: qjmp is for queueing up jumps while rd_waiting, not while stalled.

system: Print the correct values for jmp for Execute.

DCache: Fix silly bug involving failing to clear bus_wr.

Fetch: Rewrite to be cleaner.

Terminal: Add `ifdef verilator around the $c construct.

system: Fix bug that would cause stmia not to work.

Memory: wire -> reg in some cases

ICache: Add instrumentation.

Execute: Fix jumps while flush asserted.  Set lr correctly in bl.

Merge branch 'master' of nyus.joshuawise.com:/git/firearm

unique values for the shits

ram: Add a string printing test, WHICH WORKS!

Decode: Fix stupid bug in which stalls did not stall the decoder.

Merge nyus:/storage/git/firearm

Conflicts:

Memory.v

Add 'mov r1, #':' to ramfile.

Hit all with the integrate.

Writeback: add

memory: fix

decode: stuff for halfword

memory wea

blockram: more fix

Merge branch 'master' of nyus.joshuawise.com:/git/firearm

blockram: fix hack, memory: add ldrh/strh

ram.hex: Add performance benchmark, P-SPEC 2009.

Memory: Add some debugging.

Add terminal

system: Wire up outcpsr and outspsr from Execute to Memory.

Decode: Set correct rpc for coprocessor register transfer.

Add special CPSR behavior for ARM MCR.

Add LDR test instruction.

memory: bubble

memory: merged

memory.v: convert to state machines

Memory: Add CDP and MRC/MCR.

Merge nyus:/storage/git/firearm

Conflicts:

Memory.v

Memory: Add coprocessor interface stub.

memory: ldm/stm bullSHIT

memory: ldm/stm ready for testing, hopefully

merge memory

memory: more ldm/stm

system: Remember to wire the DCache to the memory!

Wire in Memory.  Fix small bug in Memory involving registers never ever getting output (type A...).

Merge branch 'master' of nyus.joshuawise.com:/git/firearm

memory: more ldm/stm

st_data -> op2

Merge Memory.

memory: add some stuff in ldm/stm

Memory.v: Cleanup pass 1 before integration.

Merge nyus:/storage/git/firearm

memory: fix up slightly

Merge nyus:/storage/git/firearm

memory: fixed up a bit

Merge nyus:/storage/git/firearm

memory: preliminary, regfile: more read port, decode: more correct

System.v: Wire up DCache