bring in the make buildsystem for MandelFPGA

Add support for Verilator

Holy crap, dropped lut count to 7640, and slice count to 4253

Prod/cons-ify readout so it can do realtime

Add readout

Something that works

new ctoreadmemb

poke the clock with a stick

Use the new shnasto

Fix the lame on the multiplier's indentation

Fix the lame on the multiplier's indentation

A define for MAKE_UNIT.  And there was much rejoicing.

what the fuck, this was supposed to get the slice count down, instead it's up to 4716\!

Clean up and turn the iout and rout into twos comp.  I think this made our slice count a little worse, but oh well. 4709 postsynth

Reg the init variables -- takes us to 83.842MHz! 8678 LUTs, 4694 slices post synthesis.

Drop a bit from the overflow.  Rewrite the assigns.

76.025MHz, ship it

Remove the DCM cascade unit -- makes it faster to synthesize

Fixed statekick once and for all, hopefully.

Use a single DCM unit.

Potentially fixed triplepump: 75.028MHz, 4596 slices, 8537 LUTs, 1805 ffs

Cut 1 at triple pumping the pipeline

Optimization baseline, 77.788MHz, 4894 Slices, 1849 slice FFs, 9078 LUTs

Optimization baseline, 70.493MHz, 4913 Slices, 1843 slice FFs, 9065 LUTs

Correct whirrrrr

Bugfix extend init*.

Working 13 bit.

Initial revision -- unknown as to whether it works, post-precision increment.