HALP ABOUT TO BLOW AWY PROJECT

diff --git a/FPGABoy.ise b/FPGABoy.ise
index 8ee44c4da3924df798f41b6d806bbeab3c6a2d3e..51f6fcad273d4fd378cc27f87a5a6512f9757160 100644 (file)
Binary files a/FPGABoy.ise and b/FPGABoy.ise differ

diff --git a/GBZ80Core.ucf b/GBZ80Core.ucf
deleted file mode 100644 (file)
index 5ff1f06..0000000
--- a/GBZ80Core.ucf
+++ /dev/null
@@ -1,2 +0,0 @@
-NET "clk" TNM_NET = clk;
-TIMESPEC TS_clk = PERIOD "clk" 10 MHz HIGH 50%;

diff --git a/GBZ80Core.v b/GBZ80Core.v
index ec1756ebe3b6ed66c171327c5b8caa67990325e8..afa4495c2ba6f7a1e28cd79d4b04676b6df5646c 100644 (file)
--- a/GBZ80Core.v
+++ b/GBZ80Core.v
@@ -707,19 +707,16 @@ endmodule
 module ROM(
        input [15:0] address,
        inout [7:0] data,
 module ROM(
        input [15:0] address,
        inout [7:0] data,

+       input clk,

        input wr, rd);
 
        reg [7:0] rom [2047:0];
        initial $readmemh("rom.hex", rom);
 
        wire decode = address[15:13] == 0;
        input wr, rd);
 
        reg [7:0] rom [2047:0];
        initial $readmemh("rom.hex", rom);
 
        wire decode = address[15:13] == 0;

-       reg [7:0] odata;
-       wire idata = data;
+       wire [7:0] odata = rom[address[11:0]];

        assign data = (rd && decode) ? odata : 8'bzzzzzzzz;
        assign data = (rd && decode) ? odata : 8'bzzzzzzzz;

-       
-       always @(posedge rd)
-               if (decode)
-                       odata <= rom[address];
+       //assign data = rd ? odata : 8'bzzzzzzzz;

 endmodule
 
 module InternalRAM(
 endmodule
 
 module InternalRAM(


@@ -735,27 +732,53 @@ module InternalRAM(
        wire idata = data;
        assign data = (rd && decode) ? odata : 8'bzzzzzzzz;
        
        wire idata = data;
        assign data = (rd && decode) ? odata : 8'bzzzzzzzz;
        

-       reg [13:0] diq;
-       initial
-               for (diq = 0; diq < 8191; diq = diq + 1)
-                       ram[diq] = 8'h43;
-       

        always @(negedge clk)
        begin
                if (decode && rd)
                        odata <= ram[address[12:0]];
        always @(negedge clk)
        begin
                if (decode && rd)
                        odata <= ram[address[12:0]];

-               if (decode && wr)
+               else if (decode && wr)

                        ram[address[12:0]] <= data;
        end
 endmodule
 
                        ram[address[12:0]] <= data;
        end
 endmodule
 

-module TestBench();
-       reg clk = 0;
+//module Switches(
+//     input [15:0] address,
+//     inout [7:0] data,
+//     input clk,
+//     input wr, rd,
+//     input [7:0] switches,
+//     output reg [7:0] ledout);
+       
+//     wire decode = address == 16'hFF51;
+//     reg [7:0] odata;
+//     wire idata = data;
+//     assign data = (rd && decode) ? odata : 8'bzzzzzzzz;
+       
+//     always @(negedge clk)
+//     begin
+//             if (decode && rd)
+//                     odata <= switches;
+//             else if (decode && wr)
+//                     ledout <= data;
+//     end
+//endmodule
+
+module CoreTop(
+       input iclk,
+       output wire [7:0] leds,
+       output serio);
+       
+       wire clk;
+       IBUFG ibuf (.O(clk), .I(iclk));
+

        wire [15:0] addr;
        wire [7:0] data;
        wire wr, rd;
        
        wire [15:0] addr;
        wire [7:0] data;
        wire wr, rd;
        

-       always #10 clk <= ~clk;
+       wire [7:0] swleds;
+       
+       assign leds = clk?{rd,wr,addr[5:0]}:data[7:0];
+

        GBZ80Core core(
                .clk(clk),
                .busaddress(addr),
        GBZ80Core core(
                .clk(clk),
                .busaddress(addr),


@@ -764,15 +787,61 @@ module TestBench();
                .busrd(rd));
        
        ROM rom(
                .busrd(rd));
        
        ROM rom(

-               .address(addr),
-               .data(data),
-               .wr(wr),
-               .rd(rd));
-       
-       InternalRAM ram(

                .address(addr),
                .data(data),
                .clk(clk),
                .wr(wr),
                .rd(rd));
                .address(addr),
                .data(data),
                .clk(clk),
                .wr(wr),
                .rd(rd));

+       
+       assign serio = 0;

 endmodule
 endmodule

+
+//module TestBench();
+//     reg clk = 0;
+//     wire [15:0] addr;
+//     wire [7:0] data;
+//     wire wr, rd;
+       
+//     wire [7:0] leds;
+//     wire [7:0] switches;
+       
+//     always #10 clk <= ~clk;
+//     GBZ80Core core(
+//             .clk(clk),
+//             .busaddress(addr),
+//             .busdata(data),
+//             .buswr(wr),
+//             .busrd(rd));
+       
+//     ROM rom(
+//             .clk(clk),
+//             .address(addr),
+//             .data(data),
+//             .wr(wr),
+//             .rd(rd));
+       
+//     InternalRAM ram(
+//             .address(addr),
+//             .data(data),
+//             .clk(clk),
+//             .wr(wr),
+//             .rd(rd));
+
+//     wire serio;
+//     UART uart(
+//             .addr(addr),
+//             .data(data),
+//             .clk(clk),
+//             .wr(wr),
+//             .rd(rd),
+//             .serial(serio));
+       
+//     Switches sw(
+//             .clk(clk),
+//             .address(addr),
+//             .data(data),
+//             .wr(wr),
+//             .rd(rd),
+//             .switches(switches),
+//             .leds(leds));
+//endmodule

diff --git a/Uart.v b/Uart.v
new file mode 100644 (file)
index 0000000..1cc839a
--- /dev/null
+++ b/Uart.v
@@ -0,0 +1,55 @@
+`define IN_CLK 8400000
+`define OUT_CLK 9600
+`define CLK_DIV `IN_CLK / `OUT_CLK
+`define MMAP_ADDR 16'hFF50
+
+module UART(
+       input clk,
+       input wr,
+       input rd,
+       input [15:0] addr,
+       input [7:0] data,
+       output reg serial);
+
+       reg [7:0] data_stor = 0;
+       reg [15:0] clkdiv = 0;
+       reg have_data = 0;
+       reg data_end = 0;
+       reg [3:0] diqing = 4'b0000;
+       
+       wire new = (wr) && (!have_data) && (addr == `MMAP_ADDR);
+
+       always @ (negedge clk)
+       begin
+`define FUQING 4'b1010
+               /* deal with diqing */
+               if(new) begin
+                       data_stor <= ~data;
+                       have_data <= 1;
+                       diqing <= 4'b0000;
+               end else if (clkdiv == 0) begin
+                       diqing <= diqing + 1;
+                       if (have_data)
+                               case (diqing)
+                               4'b0000: serial <= 1;
+                               4'b0001: serial <= data_stor[0];
+                               4'b0010: serial <= data_stor[1];
+                               4'b0011: serial <= data_stor[2];
+                               4'b0100: serial <= data_stor[3];
+                               4'b0101: serial <= data_stor[4];
+                               4'b0110: serial <= data_stor[5];
+                               4'b0111: serial <= data_stor[6];
+                               4'b1000: serial <= data_stor[7];
+                               4'b1001: serial <= 0;
+                               4'b1010: have_data <= 0;
+                               default: $stop;
+                       endcase
+               end
+
+               /* deal with clkdiv */
+               if((new && !have_data) || clkdiv == `CLK_DIV)
+                       clkdiv <= 0;
+               else
+                       clkdiv <= clkdiv + 1;
+       end
+endmodule

diff --git a/rom.hex b/rom.hex
index 5ff2d7a701ec8f37d03c980e7ff65d65d21527a9..79290c3208e2265ec6dbc713be736371aa5fe757 100644 (file)
--- a/rom.hex
+++ b/rom.hex
@@ -1,18 +1,2048 @@
-// LD SP, DFFFh

 31
 31

-FF
+05

 DF
 DF

-// CALL 0080h
-CD
-80
-01
-// CALL 0080h
-CD
-80
-01
-// RST 00h
+0E
+51
+3E
+40
+E2

 C7
 C7

-
-@180
-// RET
-C9
+00
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