Fix syntax errors and make it compile in verilator.
[firearm.git] / icache.v
1 /* 16 cache entries, 64-byte long cache lines */
2
3 module ICache(
4         input clk,
5         
6         /* ARM core interface */
7         input [31:0] rd_addr,
8         input rd_req,
9         output reg rd_wait,
10         output reg [31:0] rd_data,
11         
12         /* bus interface */
13         output reg bus_req,
14         input bus_ack,
15         output reg [31:0] bus_addr,
16         input [31:0] bus_data,
17         output reg bus_rd,
18         output wire bus_wr,
19         input bus_ready);
20         
21         assign bus_wr = 0;
22         
23         /* [31 tag 10] [9 cache index 6] [5 data index 0]
24          * so the data index is 6 bits long
25          * so the cache index is 4 bits long
26          * so the tag is 22 bits long. c.c
27          */
28         
29         reg cache_valid [15:0];
30         reg [21:0] cache_tags [15:0];
31         reg [31:0] cache_data [15:0 /* line */] [15:0 /* word */];
32         
33         reg [3:0] i;
34         initial
35                 for (i = 0; i <= 15; i = i + 1)
36                         cache_valid[i] = 0;
37         
38         wire [5:0] rd_didx = rd_addr[5:0];
39         wire [3:0] rd_didx_word = rd_didx[5:2];
40         wire [3:0] rd_idx = rd_addr[9:6];
41         wire [21:0] rd_tag = rd_addr[31:10];
42         
43         wire cache_hit = cache_valid[rd_idx] && (cache_tags[rd_idx] == rd_tag);
44         
45         always @(*) begin       /* XXX does this work nowadays? */
46                 rd_wait = rd_req && !cache_hit;
47                 rd_data = cache_data[rd_idx][rd_didx_word];
48         end
49         
50         reg [3:0] cache_fill_pos = 0;
51         always @(*)
52                 if (rd_req && !cache_hit) begin
53                         bus_req = 1;
54                         if (bus_ack) begin
55                                 bus_addr = {rd_addr[31:6], cache_fill_pos[3:0], 2'b00 /* reads are 32-bits */};
56                                 bus_rd = 1;
57                         end
58                 end else begin
59                         bus_req = 0;
60                         bus_addr = 0;
61                         bus_rd = 0;
62                 end
63         
64         always @(posedge clk)
65                 if (rd_req && !cache_hit) begin
66                         if (bus_ready) begin    /* Started the fill, and we have data. */
67                                 cache_data[rd_idx][cache_fill_pos] = bus_data;
68                                 cache_fill_pos <= cache_fill_pos + 1;
69                                 if ((cache_fill_pos + 1) == 0) begin    /* Done? */
70                                         cache_tags[rd_idx] = rd_tag;
71                                         cache_valid[rd_idx] = 1;
72                                 end
73                         end
74                 end
75 endmodule
This page took 0.020929 seconds and 4 git commands to generate.