From: Joshua Wise Date: Mon, 31 Mar 2008 11:09:14 +0000 (-0400) Subject: HALP ABOUT TO BLOW AWY PROJECT X-Git-Url: http://git.joshuawise.com/fpgaboy.git/commitdiff_plain/a02672555adf08bfd6755cf70599895dd2155a24?ds=inline;hp=4f9c2edfd1242be9e98667d39393c829fcd826c8 HALP ABOUT TO BLOW AWY PROJECT --- diff --git a/FPGABoy.ise b/FPGABoy.ise index 8ee44c4..51f6fca 100644 Binary files a/FPGABoy.ise and b/FPGABoy.ise differ diff --git a/GBZ80Core.ucf b/GBZ80Core.ucf deleted file mode 100644 index 5ff1f06..0000000 --- a/GBZ80Core.ucf +++ /dev/null @@ -1,2 +0,0 @@ -NET "clk" TNM_NET = clk; -TIMESPEC TS_clk = PERIOD "clk" 10 MHz HIGH 50%; diff --git a/GBZ80Core.v b/GBZ80Core.v index ec1756e..afa4495 100644 --- a/GBZ80Core.v +++ b/GBZ80Core.v @@ -707,19 +707,16 @@ endmodule module ROM( input [15:0] address, inout [7:0] data, + input clk, input wr, rd); reg [7:0] rom [2047:0]; initial $readmemh("rom.hex", rom); wire decode = address[15:13] == 0; - reg [7:0] odata; - wire idata = data; + wire [7:0] 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diqing */ + if(new) begin + data_stor <= ~data; + have_data <= 1; + diqing <= 4'b0000; + end else if (clkdiv == 0) begin + diqing <= diqing + 1; + if (have_data) + case (diqing) + 4'b0000: serial <= 1; + 4'b0001: serial <= data_stor[0]; + 4'b0010: serial <= data_stor[1]; + 4'b0011: serial <= data_stor[2]; + 4'b0100: serial <= data_stor[3]; + 4'b0101: serial <= data_stor[4]; + 4'b0110: serial <= data_stor[5]; + 4'b0111: serial <= data_stor[6]; + 4'b1000: serial <= data_stor[7]; + 4'b1001: serial <= 0; + 4'b1010: have_data <= 0; + default: $stop; + endcase + end + + /* deal with clkdiv */ + if((new && !have_data) || clkdiv == `CLK_DIV) + clkdiv <= 0; + else + clkdiv <= clkdiv + 1; + end +endmodule diff --git a/rom.hex b/rom.hex index 5ff2d7a..79290c3 100644 --- a/rom.hex +++ b/rom.hex @@ -1,18 +1,2048 @@ -// LD SP, DFFFh 31 -FF +05 DF -// CALL 0080h -CD -80 -01 -// CALL 0080h -CD -80 -01 -// RST 00h +0E +51 +3E +40 +E2 C7 - -@180 -// RET -C9 +00 +00 +00 +00 +00 +00 +00 +00 +00 +00 +00 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