From: Joshua Wise Date: Mon, 31 Mar 2008 11:09:14 +0000 (-0400) Subject: HALP ABOUT TO BLOW AWY PROJECT X-Git-Url: http://git.joshuawise.com/fpgaboy.git/commitdiff_plain/a02672555adf08bfd6755cf70599895dd2155a24 HALP ABOUT TO BLOW AWY PROJECT --- diff --git a/FPGABoy.ise b/FPGABoy.ise index 8ee44c4..51f6fca 100644 Binary files a/FPGABoy.ise and b/FPGABoy.ise differ diff --git a/GBZ80Core.ucf b/GBZ80Core.ucf deleted file mode 100644 index 5ff1f06..0000000 --- a/GBZ80Core.ucf +++ /dev/null @@ -1,2 +0,0 @@ -NET "clk" TNM_NET = clk; -TIMESPEC TS_clk = PERIOD "clk" 10 MHz HIGH 50%; diff --git a/GBZ80Core.v b/GBZ80Core.v index ec1756e..afa4495 100644 --- a/GBZ80Core.v +++ b/GBZ80Core.v @@ -707,19 +707,16 @@ endmodule module ROM( input [15:0] address, inout [7:0] data, + input clk, input wr, rd); reg [7:0] rom [2047:0]; initial $readmemh("rom.hex", rom); wire decode = address[15:13] == 0; - reg [7:0] odata; - wire idata = data; + wire [7:0] odata = rom[address[11:0]]; assign data = (rd && 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+// end +//endmodule + +module CoreTop( + input iclk, + output wire [7:0] leds, + output serio); + + wire clk; + IBUFG ibuf (.O(clk), .I(iclk)); + wire [15:0] addr; wire [7:0] data; wire wr, rd; - always #10 clk <= ~clk; + wire [7:0] swleds; + + assign leds = clk?{rd,wr,addr[5:0]}:data[7:0]; + GBZ80Core core( .clk(clk), .busaddress(addr), @@ -764,15 +787,61 @@ module TestBench(); .busrd(rd)); ROM rom( - .address(addr), - .data(data), - .wr(wr), - .rd(rd)); - - InternalRAM ram( .address(addr), .data(data), .clk(clk), .wr(wr), .rd(rd)); + + assign serio = 0; endmodule + +//module TestBench(); +// reg clk = 0; +// wire [15:0] addr; +// wire [7:0] data; +// wire wr, rd; + +// wire [7:0] leds; +// wire [7:0] switches; + +// always #10 clk <= ~clk; +// GBZ80Core core( +// .clk(clk), +// .busaddress(addr), +// .busdata(data), +// .buswr(wr), +// .busrd(rd)); + +// ROM rom( +// .clk(clk), +// .address(addr), +// .data(data), +// .wr(wr), +// .rd(rd)); + +// InternalRAM ram( +// .address(addr), +// .data(data), +// .clk(clk), +// .wr(wr), +// .rd(rd)); + +// wire serio; +// UART uart( +// .addr(addr), +// .data(data), +// .clk(clk), +// .wr(wr), +// .rd(rd), +// .serial(serio)); + +// Switches sw( +// .clk(clk), +// .address(addr), +// .data(data), +// .wr(wr), +// .rd(rd), +// .switches(switches), +// .leds(leds)); +//endmodule diff --git a/Uart.v b/Uart.v new file mode 100644 index 0000000..1cc839a --- /dev/null +++ b/Uart.v @@ -0,0 +1,55 @@ +`define IN_CLK 8400000 +`define OUT_CLK 9600 +`define CLK_DIV `IN_CLK / `OUT_CLK +`define MMAP_ADDR 16'hFF50 + +module UART( + input clk, + input wr, + input rd, + input [15:0] addr, + input [7:0] data, + output reg serial); + + reg [7:0] data_stor = 0; + reg [15:0] clkdiv = 0; + reg have_data = 0; + reg data_end = 0; + reg [3:0] diqing = 4'b0000; + + wire new = (wr) && (!have_data) && (addr == `MMAP_ADDR); + + always @ (negedge clk) + begin +`define FUQING 4'b1010 + /* deal with diqing */ + if(new) begin + data_stor <= ~data; + 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